CoWoS Packaging Explained: CoWoS-S vs. CoWoS-R vs. CoWoS-L, HBM, Manufacturing, and AI Chips
2026-08-03 336

CoWoS, czyli Chip-on-Wafer-on-Substrate, łączy struktury logiczne, chiplet i pamięć o dużej przepustowości w jednej dużej paczce. Zapewnia krótkie, gęste połączenia, które wspierają szybki transfer danych między obliczeniami a pamięcią. CoWoS-S wykorzystuje dużą silikonową interposer do gęstego routingu na dużym obszarze. CoWoS-R zastępuje pełny silikonowy interposer warstwą RDL o wielu warstwach, podczas gdy CoWoS-L łączy routing RDL z małymi interconnectami silikonowymi tylko tam, gdzie wymagane są bardzo precyzyjne połączenia. Każda wersja oferuje inny balans gęstości routingu, rozmiaru paczki, użycia krzemu, kosztów i złożoności produkcji.

Katalog

Czym jest pakowanie CoWoS i jak to działa?

CoWoS, czyli Chip-on-Wafer-on-Substrate, to zaawansowana technologia pakowania, która umieszcza jeden lub więcej układów logicznych i stosy pamięci o dużej przepustowości (HBM) blisko siebie w tej samej paczce. Jest szeroko stosowana w akceleratorach AI, procesorach do obliczeń wysokowydajnych, chipach sieciowych i innych systemach, które wymagają dużej przepustowości pamięci i szybkiej komunikacji między układami.

Zamiast przesyłać sygnały między oddzielnymi paczkami przez długie ścieżki PCB, CoWoS wykorzystuje silikonowy interposer, interposer z warstwą dystrybucji, lub lokalne połączenia silikonowe, aby stworzyć gęste połączenia elektroniczne między układem logicznym a HBM. Te krótsze połączenia wspierają szersze interfejsy pamięci, niższe opóźnienia komunikacyjne i niższe zużycie energii na połączenia.

Struktura połączeń łączy w dół z podłożem paczki. Podłoże rozprowadza zasilanie i masę, przenosi sygnały wejściowe i wyjściowe oraz łączy kompletną zespołową budowę CoWoS z PCB systemu.

Główna ścieżka danych od procesora do pamięci to:

HBM ↔ interposer, RDL lub LSI ↔ układ logiczny

Połączenie między paczką a systemem przebiega osobną ścieżką:

Układ logiczny i struktura połączeń → podłoże paczki → PCB

Jak są połączone układy logiczne, HBM i podłoże paczki

Układ logiczny wykonuje główne obliczenia, podczas gdy stosy HBM dostarczają pamięć o dużej pojemności przez tysiące blisko położonych połączeń sygnałowych. W zależności od architektury CoWoS, komunikacja między nimi jest kierowana przez pełen silikonowy interposer, dużą warstwę RDL, lub lokalne połączenia silikonowe umiejscowione tylko tam, gdzie wymagany jest bardzo gęsty routing.

Podłoże paczki łączy paczkę CoWoS z PCB i przenosi zasilanie, masę, sygnały kontrolne oraz zewnętrzne I/O.

Paczka Element	Główna Funkcja	Główne Zastosowanie CoWoS
Układ logiczny	Realizuje przetwarzanie AI, HPC, sieciowe lub ogólne obliczenia	Wszystkie architektury CoWoS
Stos HBM	Zapewnia pamięć o dużej pojemności i wysokiej przepustowości blisko procesora	Pakiety AI i HPC
Interposer krzemowy	Zapewnia gęste routowanie w szerokim obszarze aktywnym	Głównie CoWoS-S
Interposer RDL	Zapewnia routowanie sygnałów i zasilania na szerszym obszarze bez pełnego interposera krzemowego	CoWoS-R i CoWoS-L
Lokalne połączenie krzemowe	Zapewnia routowanie na poziomie krzemu w wybranych gęstych interfejsach	CoWoS-L
Podłoże pakietu	Łączy zespół CoWoS z zasilaniem systemu, masą, I/O i PCB	Wszystkie architektury CoWoS

Dlaczego CoWoS jest używane w AI, HPC i HBM?

Rysunek 2. Procesor AI z wieloma stosami HBM

Akceleratory AI i procesory HPC muszą przesyłać duże ilości danych między rdzeniami obliczeniowymi a pamięcią. HBM zapewnia tę przepustowość przez bardzo szerokie interfejsy, ale wymaga tysięcy blisko rozmieszczonych połączeń. CoWoS umieszcza stosy HBM obok die logicznych i wykorzystuje gęste routowanie na poziomie pakietu, aby utrzymać te połączenia krótkie.

Ten układ pomaga w redukcji opóźnienia sygnału, stratą mocy w interkonektach i trudnościami w routowaniu, które mogłyby wystąpić, gdy procesor i pamięć byłyby umieszczone w oddzielnych pakietach. Umożliwia to również równoległe działanie kilku stosów HBM, co zapewnia procesorowi znacznie wyższą przepustowość pamięci niż konwencjonalne połączenia pamięci zewnętrznej.

CoWoS jest także przydatne, gdy projekt obejmuje duże rdzenie logiczne, wiele chipletów lub kilka stosów HBM. Konwencjonalny pakiet może nie zapewnić wystarczającej gęstości routowania ani użytecznego obszaru pakietu dla tych komponentów. CoWoS tworzy większą platformę integracyjną, jednocześnie utrzymując połączenia o małym rozstawie między rdzeniami.

W rzeczywistych systemach CoWoS wybiera się, gdy procesor wymaga bardzo wysokiej przepustowości pamięci, kilku stosów HBM blisko rdzenia obliczeniowego, krótkich i szerokich połączeń między rdzeniami, wsparcia dla dużych rdzeni lub wielu chipletów oraz niższej mocy interkonektów niż routowanie między pakietami.

Główną korzyścią nie jest po prostu umieszczanie więcej układów w jednym pakiecie. CoWoS zapewnia gęstą strukturę interkonektów, która jest potrzebna, aby mocne procesory AI i HPC były ciągle zasilane danymi.

CoWoS-S vs. CoWoS-R vs. CoWoS-L

Rysunek 3. CoWoS-S vs CoWoS-R vs CoWoS-L

CoWoS-S, CoWoS-R i CoWoS-L używają różnych struktur interkonektów, aby połączyć rdzenie logiczne, stosy HBM i podłoże pakietu. Główna różnica polega na tym, ile krzemu jest używane i gdzie umieszczona jest najwyższa gęstość routowania.

Czynnik porównawczy	CoWoS-S	CoWoS-R	CoWoS-L
Główna struktura interkonektów	Duży interposer krzemowy	Wielowarstwowy interposer RDL	Interposer RDL z lokalnymi mostkami krzemowymi
Gęstość routowania	Bardzo wysoka w szerokim aktywnym obszarze	Niższa niż w przypadku krzemu, ale odpowiednia do szerszego routowania na poziomie pakietu	Bardzo wysoka na wybranych interfejsach
Wykorzystanie krzemu	Używa dużego obszaru krzemu pod aktywnymi rdzeniami	Nie wymaga pełnego interposera krzemowego	Używa krzemu tylko tam, gdzie potrzebne jest routowanie o małym rozstawie
Wykorzystanie TSV	TSV zapewniają pionowe połączenia przez interposer krzemowy	Nie polega na dużym interposerze opartym na TSV	Używa routowania RDL z lokalnymi strukturami interkonektów krzemowych
Skalowanie pakietu	Ograniczone przez złożoność produkcji dużego interposera, rozmiar i wydajność	Wspiera większe obszary pakietów opartych na RDL	Wspiera duże pakiety, jednocześnie zachowując gęste lokalne interfejsy
Zachowanie mechaniczne	Bardziej sztywna struktura krzemu, wymagająca starannej kontroli naprężeń i deformacji	Bardziej elastyczna struktura polimerowo-RDL	Łączy elastyczność RDL z lokalnymi obszarami krzemu
Główna zaleta	Zapewnia szeroką gęstość routowania na poziomie krzemu	Zapewnia routowanie na dużym obszarze przy mniejszym zużyciu krzemu	Równoważy duży rozmiar pakietu z wysoką lokalną gęstością routowania
Główna ograniczenie	Wyższy koszt, powierzchnia krzemu, złożoność produkcji i ryzyko wydajności	Niższa gęstość routowania niż w przypadku interposerów krzemowych	Bardziej skomplikowana integracja RDL i lokalnych interkonektów krzemowych
Najlepsze dopasowanie	Gęste routowanie logicznego do HBM na szerokim obszarze pakietu	Duże pakiety, w przypadku których gęstość routowania RDL jest wystarczająca	Duże pakiety AI i HPC wymagające gęstego routingu tylko na wybranych interfejsach

CoWoS-S

CoWoS-S wykorzystuje silikonowy interposer pod układami logicznymi i stosami HBM. Cienkie warstwy metalowe w interposerze zapewniają poziome połączenia między układami.

TSVs przechodzą pionowo przez silikonowy interposer i łączą routing z jego górnej strony z kulkami pod nim. Te pionowe ścieżki przesyłają zasilanie, masę i sygnały zewnętrzne w kierunku podłoża pakietu.

Ponieważ interposer jest wykonany z krzemu, może obsługiwać delikatniejsze połączenia niż struktura RDL na bazie polimeru. Głównym wyzwaniem jest to, że duży interposer wymaga większej powierzchni krzemu i naraża na wady produkcyjne z większej powierzchni. Rozmiar interposera może zatem wpływać na koszty, wydajność i odkształcenia pakietu.

CoWoS-R

CoWoS-R zastępuje pełny silikonowy interposer wielowarstwową strukturą RDL. Ścieżki miedziane są wzorcowane między warstwami dielektrycznymi polimerowymi, aby przesyłać sygnały, zasilanie i masę w obrębie pakietu.

Routing RDL nie wymaga TSV przez dużą płytę silikonową. Połączenia pionowe tworzone są przez otwory między warstwami RDL oraz przez połączenia kulkowe z układami i podłożem pakietu.

Ta struktura pozwala na rozszerzenie obszaru połączeń bez wytwarzania jednego bardzo dużego silikonowego interposera. Jednak szerokość linii RDL, odległości i wymiary otworów są zazwyczaj większe niż te dostępne w krzemie, więc nie może zapewnić takiej samej gęstości routingu w najbardziej wymagających interfejsach.

CoWoS-L

CoWoS-L łączy szeroki routing RDL z lokalnymi połączeniami silikonowymi, czyli LSI. Warstwy RDL obsługują połączenia w obrębie większego pakietu, podczas gdy małe regiony silikonowe są umieszczane w pobliżu interfejsów, które potrzebują delikatniejszych połączeń.

LSI działa jako zlokalizowany mostek silikonowy, a nie pełny interposer. Łączy sąsiednie układy przez krótkie, cienkie ścieżki metalowe. Umożliwia to wykorzystanie do gęstych interfejsów logicznych do HBM lub układów do układów bez umieszczania dużej warstwy silikonowej pod całą konstrukcją.

Struktury RDL i LSI muszą być dokładnie wyrównane i połączone podczas produkcji. Tworzy to dodatkowe kroki integracyjne w porównaniu z używaniem tylko silikonowego interposera lub tylko RDL.

Wybór zależy od liczby HBM, rozmieszczenia układów, rozmiaru interfejsu, obszaru pakietu, dostarczania zasilania, chłodzenia, odkształceń, kosztów i wydajności produkcji.

CoWoS-S jest odpowiedni do projektów, które potrzebują gęstego routingu silikonowego na dużym obszarze. CoWoS-R jest bardziej odpowiedni, gdy duży pakiet może działać z gęstością routingu na poziomie RDL. CoWoS-L jest używany, gdy większość pakietu może polegać na RDL, ale wybrane interfejsy wciąż wymagają delikatniejszych połączeń na poziomie silikonu.

Jak odbywa się produkcja pakietów CoWoS

Rysunek 4. Proces produkcji CoWoS

Produkcja CoWoS polega na budowie połączenia pakietu, wyborze sprawdzonych układów, umiejscowieniu i połączeniu układów logicznych i HBM, zakończeniu połączeń mechanicznych i elektrycznych oraz testowaniu gotowego pakietu. Dokładne szczegóły wytwarzania różnią się w zależności od architektury CoWoS, ale ogólny porządek montażu jest podobny.

Etap produkcji	Co się dzieje
Wytwarzanie połączeń	Silikonowy interposer, struktura RDL lub struktura RDL-i-LSI są wytwarzane z wymaganym routingiem sygnału, zasilania i masy. Połączenia pionowe i struktury wbudowane są również tworzone tam, gdzie wymaga tego projekt pakietu.
Testowanie znanych dobrych układów	Układy logiczne, stosy HBM i chiplety są testowane elektrycznie przed montażem. Screening uszkodzonych układów przed połączeniem jest ważny, ponieważ jeden uszkodzony komponent może zmniejszyć wydajność zakończonego pakietu multi-die.
Umiejscowienie układów	Układy logiczne, stosy HBM i inne chiplety są precyzyjnie umieszczane nad ich zamierzonymi obszarami połączeń. Umiejscowienie staje się bardziej wymagające, gdy obszar kulkowy się zmniejsza, a liczba układów wzrasta.
Połączenie układów	Układy są łączone z przygotowaną strukturą połączeniową za pomocą mikro-kulek lub innych połączeń o małym rozstawie. Jakość połączenia, wyrównanie, opór kontaktu i integralność jointu muszą być starannie kontrolowane.
Wypełnienie i formowanie	Wypełnienie jest stosowane wokół połączeń o małym rozstawie, aby wspierać połączenia i zmniejszać stres mechaniczny. Materiały formujące mogą być również używane w zależności od struktury pakietu, aby chronić i integrować zespół.
Przymocowanie do podłoża	Ukończony zespół układów i połączeń jest podłączany do podłoża pakietu, zazwyczaj za pomocą większych połączeń kulkowych, takich jak kulki C4. Podłoże przenosi zasilanie, masę i zewnętrzne I/O w kierunku płytki PCB systemu.
Końcowe wykończenie mechaniczne i termiczne	Wzmocnienia, pokrywy, rozpraszacze ciepła, materiały termiczne i inne elementy strukturalne są dodawane w razie potrzeby. Odkształcenia, stres mechaniczny i kontakt termiczny muszą być kontrolowane w całym dużym pakiecie.
Ostateczne testy elektryczne	Zakończony pakiet jest testowany pod kątem działania logiki, komunikacji HBM, ciągłości połączeń, dostarczania energii, zewnętrznego I/O oraz innych funkcji elektrycznych.
Testowanie niezawodności	Pakiety mogą przechodzić cykle termiczne, testy temperatury, ocenę stresu mechanicznego i inne procedury kwalifikacyjne w celu sprawdzenia połączeń lutowanych, interkonektów, odkształceń i długoterminowej niezawodności.

Główna sekwencja produkcji to:

Wytwarzanie interkonektów → testowanie znanych dobrych układów → umieszczanie układów → lutowanie układów → napełnianie lub formowanie → dołączanie podłoża → mechaniczne i termiczne wykończenie → ostateczne testowanie.

Korzyści i techniczne wyzwania CoWoS

CoWoS dostarcza dużą gęstość połączeń między układami logicznymi, HBM i chipletami. Jego krótkie, drobne połączenia wspierają szerokie ścieżki danych i wysoką przepustowość pamięci. Pozwala również na łączenie układów obliczeniowych, pamięci i I/O wykonanych różnymi technologiami procesowymi w jednym pakiecie.

Głównym kompromisem jest większa złożoność montażu. W miarę jak wielkość pakietu, liczba układów oraz liczba HBM wzrastają, koszt produkcji, ryzyko wydajności oraz trudności produkcyjne również rosną.

Wydajność termiczna jest oceniana na podstawie temperatury węzłów, gorących punktów, oporu cieplnego oraz rozkładu temperatury w układach logicznych i HBM. Nierównomierne nagrzewanie może również zwiększać odkształcenie pakietu, ponieważ krzem, miedź, związki formujące i materiały podłoża rozszerzają się w różnych tempach.

Integralność zasilania oceniana jest przez impedancję PDN, spadek IR, opadanie napięcia, nadmierne szczyty oraz szumy zasilania. Opór i indukcyjność w wypustkach, przejściach, RDL, okablowaniu interposerów i połączeniach podłoża mogą wpływać na stabilność szyn. Lokalne odsprzęganie i wbudowane kondensatory głębokich rowków, zwane DTC, mogą dostarczać ładunek blisko układu logicznego i zmniejszać impedancję dostarczania mocy podczas szybkich zmian prądu.

Integralność sygnału zależy od oporu, pojemności i indukcyjności TSV, ścieżek RDL, mikro-wypustków oraz routingu pakietów. Oceniana jest na podstawie strat wprowadzenia, strat zwrotnych, crosstalku, otwarcia oka, jitteru i marginesu czasowego.

Niezawodność jest oceniana poprzez cykle termiczne, pomiar odkształceń, naprężenie w wypustkach, ciągłość połączeń oraz inspekcję awarii. Powtarzające się nagrzewanie i chłodzenie mogą obciążać mikro-wypustki i złącza C4, prowadząc do zmęczenia lutowniczego, pęknięć lub delaminacji.

Zastosowania CoWoS i przykłady chipów

CoWoS jest głównie używane w akceleratorach AI, procesorach HPC, ASIC-ach do sieci i urządzeniach opartych na chipletach, które wymagają HBM lub gęstej integracji wielu układów.

Przykłady chipów i ASIC-ów wykorzystujących CoWoS

• NVIDIA Hopper: GPU do centrów danych NVIDIA Hopper, w tym akceleratory klasy H100, łączą dużego GPU z HBM do zadań AI i HPC. W styczniu 2025 roku dyrektor generalny NVIDIA, Jensen Huang, potwierdził, że produkcja Hoppera wykorzystuje CoWoS-S.

NVIDIA Blackwell: Blackwell zwiększa złożoność pakietu, używając wielu dużych układów obliczeniowych razem z HBM. Huang stwierdził, że NVIDIA w dużej mierze wykorzysta CoWoS-L, gdy produkcja przeszła z Hoppera do Blackwella. Architektura używa dużej powierzchni routingu RDL razem z gęstymi lokalnymi interkonektami krzemowymi.

• AMD Instinct MI300: Rodzina MI300 firmy AMD łączy wiele chipletów obliczeniowych i I/O z ośmioma stosami HBM. Pakiet korzysta z TSMC SoIC do pionowego stakowania chipów razem z CoWoS dla większej integracji na poziomie pakietu. Pokazuje to, jak można połączyć stakowanie 3D i pakowanie 2.5D w tym samym procesorze.

• Broadcom 5 nm Data-Center ASIC: Broadcom ogłosił ASIC o powierzchni 625 mm² w technologii 5 nm, korzystający z technologii interposerów TSMC CoWoS z HBM2E, 112 Gbps SerDes i interfejsami die-to-die o wysokiej przepustowości. Platforma została opracowana dla centrów danych, infrastruktury AI, HPC i 5G.

Te przykłady pokazują, że CoWoS jest wykorzystywane nie tylko w GPU AI. Wspiera również akceleratory HPC, niestandardowe ASIC AI, urządzenia sieciowe oraz procesory oparte na chipletach, które wymagają HBM i gęstej integracji na poziomie pakietu.

CoWoS vs Inne zaawansowane technologie pakowania

CoWoS jest jedną z kilku zaawansowanych technologii pakowania używanych do łączenia układów logicznych, HBM i chipletów. CoWoS wspiera struktury interposerów krzemowych, RDL oraz hybrydowe RDL/lokalne krzemowe. Inne technologie pakowania stosują różne podejścia do zapewnienia gęstych połączeń die-to-die.

CoWoS vs Intel EMIB

Intel EMIB używa małych mostków krzemowych wbudowanych w substrat pakietu, zamiast polegać na dużym interposerze pod całym złożeniem wielu die. Te mostki zapewniają połączenia o drobnych odstępach tylko na krawędziach die, które wymagają komunikacji o wysokiej przepustowości.

EMIB może łączyć interfejsy logiczne z logicznymi oraz logiczne z HBM, jednocześnie redukując ilość krzemu używanego do routingu na poziomie pakietu. Intel oferuje również EMIB-T, który dodaje TSV do wbudowanego mostka, aby zwiększyć dodatkowe pionowe połączenia sygnałowe i zasilające.

Główna różnica leży w pokryciu routingu. CoWoS może zapewnić gęsty routing na większym obszarze pakietu, podczas gdy EMIB koncentruje połączenia na poziomie krzemu na wybranych interfejsach die.

CoWoS vs TSMC InFO

TSMC InFO używa warstw redystrybucyjnych o wysokiej gęstości w strukturze pakietu typu fan-out. InFO-oS umieszcza wiele die logicznych lub chipletów na strukturze RDL, a następnie łączy złożenie z substratem pakietu, umożliwiając integrację wielu die bez konwencjonalnego dużego interposera krzemowego.

W porównaniu do CoWoS, InFO jest używane w szerszym zakresie typów pakietów, gdzie ważne są wymiary, gęstość integracji oraz stosunek kosztów do wydajności. CoWoS jest bardziej związane z dużymi pakietami AI i HPC, które integrują wysokowydajne rozwiązania logiczne z wieloma stosami HBM.

CoWoS vs Samsung Cube

Rodzina Cube Samsunga również wykorzystuje różne kombinacje interposerów krzemowych, RDL i wbudowanych struktur krzemowych.

•2.5D Cube-S umieszcza die logiczne i HBM na interposerze krzemowym. Samsung twierdzi, że jego kwalifikowana platforma Cube-S wspiera 3.3× interposer krzemowy z zaawansowanymi technologiami logicznymi i do ośmiu modułów HBM.

•2.3D Cube-E używa interposera RDL bez TSV razem z wbudowanymi mostkami krzemowymi. RDL obsługuje szerszy routing pakietu, podczas gdy mostki krzemowe zapewniają drobniejsze połączenia na wybranych interfejsach.

•2.3D Cube-R wykorzystuje interposer oparty na RDL bez pełnego interposera krzemowego, umożliwiając dużą integrację wielu die poprzez routing warstwy redystrybucyjnej.

Główna podobieństwo między Cube a CoWoS polega na tym, że obie rodziny oferują kilka sposobów na zrównoważenie gęstości routingu na poziomie krzemu z integracją RDL na większym obszarze, chociaż ich struktury pakietów i procesy produkcyjne różnią się.

CoWoS vs TSMC SoIC

SoIC to przede wszystkim technologia stakowania chipów 3D, podczas gdy CoWoS głównie zapewnia integrację na poziomie pakietu 2.5D. SoIC łączy die pionowo poprzez bardzo drobne połączenia die-to-die, z odstępami połączeń poniżej 10 µm w niektórych implementacjach.

Obie technologie są zatem komplementarne, a nie bezpośrednie alternatywy w wielu projektach. Diesy logiczne mogą być najpierw układane pionowo przy użyciu SoIC, a następnie integrowane w większym pakiecie CoWoS razem z HBM lub dodatkowymi chipletami. TSMC uwzględnia tę kombinację w swojej szerszej platformie integracyjnej 3DFabric.

Ogólnie rzecz biorąc, główna różnica między tymi technologiami polega na tym, gdzie umieszczone jest połączenie o najwyższej gęstości: na dużym interposerze, w lokalnych mostkach krzemowych, wewnątrz redystrybucyjnego RDL lub pionowo między stacked dies.

Roadmap CoWoS: Większe pakiety, HBM4 i wyzwania skalowania

Plan CoWoS obejmuje większe obszary interposerów, więcej die obliczeniowych, dodatkowe stosy HBM oraz nowe technologie zasilania. Jednak ogłoszenia dotyczące roadmapy muszą być oddzielone od technologii, które są kwalifikowane lub już są w produkcji masowej. Rozmiar pakietu, liczba HBM i harmonogram produkcji powinny być sprawdzone w odniesieniu do najnowszych materiałów TSMC przed publikacją.

Pozycja w roadmapie	Status publiczny na sierpień 2026
3.5-reticle CoWoS-L	W produkcji masowej od 2024
5.5-reticle CoWoS	TSMC zadeklarowało w kwietniu 2026, że produkuje ten rozmiar. Wcześniejsze materiały roczne opisały kwalifikację i rampę produkcyjną 5.5-reticle CoWoS-L w 2026
9.5-reticle CoWoS	Ogłoszony plan produkcji masowej w 2027, z 12 lub więcej stosami HBM
14-reticle CoWoS	Ogłoszony cel roadmapy na 2028, opisany jako integrujący około 10 dużych die obliczeniowych i 20 stosów HBM
Powyżej 14 retikuli	Długoterminowy cel ekspansji na 2029

Większe obszary pakietów CoWoS

TSMC twierdzi, że 3.5-reticle CoWoS-L jest w produkcji masowej od 2024 roku. W kwietniu 2026 roku firma powiedziała, że produkuje 5.5-reticle CoWoS i planuje większe wersje. Wcześniejszy Raport Roczny TSMC z 2025 roku opisał, że 5.5-reticle CoWoS-L zakończyło kwalifikację w 2026 roku, podczas gdy inna sekcja stwierdziła, że certyfikacja została zakończona, a produkcja masowa zacznie się w 2026 roku. Te stwierdzenia mogą odnosić się do różnych platform, kwalifikacji lub etapów produktu klienta, więc ich pierwotna treść powinna być zachowana, a nie interpretowana jako uniwersalna gotowość.

TSMC ogłosiło w 2025 roku, że planuje wprowadzenie produkcji seryjnej układów CoWoS o 9,5 retikulu w 2027 roku, z pojemnością na 12 lub więcej stosów HBM. Materiały z sympozjum w kwietniu 2026 roku dodały cel mapy technologicznej na 14 retikuli, opisując integrację około 10 dużych rdzeni obliczeniowych i 20 stosów HBM, przy czym produkcja planowana jest na 2028 rok, a rozwój poza 14 retikuli omawiano na rok 2029. Konfiguracje o 9,5 i 14 retikuli pozostają ogłoszonymi planami lub celami mapy technologicznej, niepotwierdzonymi aktualnymi produkcjami.

HBM4 i logiczne rdzenie bazowe

HBM4 zmienia więcej niż tylko stos pamięci. Jego logiczny rdzeń bazowy może obsługiwać interfejs, funkcje kontrolne i sygnałowe, co sprawia, że technologia pamięci, proces rdzenia bazowego, prowadzenie interposerów i rdzeń obliczeniowy są ze sobą ściślej powiązane.

TSMC publicznie zidentyfikowało rozwiązania logicznych rdzeni bazowych N12 i N3 dla HBM4. W późniejszej dyskusji technicznej opisano N12 dla projektów HBM4 i N3P dla dostosowanych projektów HBM4E. Te stwierdzenia pokazują zamierzane wsparcie technologiczne TSMC, ale nie potwierdzają, że każda kombinacja HBM4 i CoWoS zakończyła kwalifikację klienta lub weszła w produkcję.

Ograniczenia dostarczania energii i chłodzenia

Zwiększenie powierzchni pakietu umożliwia integrację większej ilości logiki i pamięci, ale podnosi również zapotrzebowanie na prąd, obciążenie chwilowe, gęstość ciepła i trudności z rozprowadzeniem energii. TSMC zidentyfikowało dostarczanie energii i rozpraszanie ciepła jako główne ograniczenia dalszego skalowania AI.

Firma przedstawiła wbudowane kondensatory głębokiej studni, kondensatory MIM o wysokiej gęstości oraz zintegrowane regulatory napięcia jako metody poprawy lokalnego dostarczania ładunku i redukcji impedancji rozdziału energii. TSMC opublikowało również badania CoWoS wykorzystujące ulepszone materiały stykowe i demonstracje chłodzenia cieczą dla pakietów o projektowanej mocy cieplnej do 2 kW. Są to opublikowane technologie i demonstracje, nie gwarantowane specyfikacje dla każdego komercyjnego pakietu CoWoS.

Wydajność, podłoże i ograniczenia dostaw HBM

Większy pakiet CoWoS wymaga, aby rdzenie logiczne, stosy HBM, struktura interposera lub RDL, lokalne interkonekty krzemowe, podłoże pakietu, wypustki, podkładki i procesy montażowe spełniały wymagania dotyczące wydajności i niezawodności. Zwiększenie powierzchni pakietu zwiększa również liczbę interfejsów i kroków produkcyjnych, które muszą być kontrolowane.

W swoim połączeniu z wynikami za lipiec 2026 roku TSMC powiedziało, że pojemność zaplecza pozostaje w trybie niedoboru. Omawiało też współpracę z dostawcami podłoży przy opracowywaniu alternatywnych podejść do pakowania. To pokazuje, że skalowanie produkcji zależy od całego łańcucha dostaw, a nie tylko od zdolności montażowych CoWoS.

Podstawowe ograniczenia dostaw HBM i kwalifikacja produktów mogą stwarzać dodatkowe utrudnienia, ponieważ każdy projekt akceleratora wymaga zgodnych stosów pamięci, logicznych rdzeni bazowych, prowadzenia, dostarczania energii i ograniczeń termicznych. Publiczny cel liczby HBM opisuje więc potencjalną integrację pakietu, a nie gwarantowaną dostępność produktu.

Postęp w mapowaniu CoWoS ostatecznie zależy od udanej technologii i kwalifikacji klientów, wydajności produkcji, dostępności podłoża, dostaw HBM, dostarczania energii, chłodzenia, kontroli odkształceń i długoterminowej niezawodności, a nie tylko od wielkości pakietu.