Czym jest UCIe? Architektura UCIe 3.0, szerokość pasma i porównanie z PCIe/CXL
2026-07-29 272

Systemy chipletowe potrzebują więcej niż szybkie połączenie, ponieważ szerokość pasma, opóźnienie, projekt opakowania, moc i kompatybilność mają wpływ na efektywność działania linku. Artykuł ten pokazuje, jak obliczyć szerokość pasma UCIe, porównać opcje opakowania, zrozumieć strukturę protokołu i PHY oraz wybrać odpowiednią implementację. Wyjaśnia również wersje UCIe, różnice między UCIe a PCIe i CXL oraz zastosowanie w AI, procesorach, pamięci, sieciach i innych systemach. Dowiesz się także, jak testować link UCIe, znaleźć typowe problemy i zdecydować, czy pasuje do twojego projektu.

Katalog

Czym jest UCIe?

Uniwersalny interkonekt chipletów Express, znany jako UCIe, to otwarty standard przemysłowy do łączenia chipletów wewnątrz jednego opakowania półprzewodnikowego. Chiplet to mniejsza funkcjonalna kostka, która może zapewniać przetwarzanie, pamięć, grafikę, sieci, bezpieczeństwo, I/O lub akcelerację.

UCIe daje tym oddzielnym kostkom wspólny interfejs die-to-die, aby mogły komunikować się jako części jednego systemu. Może transportować PCI Express, Compute Express Link oraz protokoły przesyłania między chipletami, w tym kostki produkowane przez różnych dostawców lub z różnymi technologiami procesowymi.

Dlaczego projekty chipletów potrzebują UCIe?

Rysunek 2. Korzyści z projektowania chipletów

Duże monolityczne układy scalone stają się trudniejsze i droższe w produkcji, gdy zwiększa się rozmiar kostki i liczba tranzystorów. Większa kostka zajmuje więcej powierzchni wafra i ma wyższe prawdopodobieństwo zawierania wad, co może zmniejszyć plon i zwiększyć koszt każdego użytecznego urządzenia.

Chiplety dzielą duży projekt na mniejsze kostki. Rdzenie obliczeniowe mogą korzystać z zaawansowanego węzła procesowego, podczas gdy analogowe, I/O, bezpieczeństwo, kontrola i inne funkcje mogą korzystać z dojrzałych i tańszych węzłów. Sprawdzone chiplety mogą również być ponownie używane w różnych produktach, co ogranicza potrzebę przprojektowywania całego procesora za każdym razem.

Pozostającym wyzwaniem jest komunikacja. Własnościowe linki die-to-die mogą ograniczać kompatybilność między chipletami z różnych zespołów lub dostawców. UCIe zapewnia wspólny interfejs do łączenia CPU, GPU, pamięci, I/O, sieci i akceleratorów wewnątrz jednego opakowania.

Jak działa UCIe?

Rysunek 3. Inicjalizacja linku UCIe, trening, przesył danych i odzyskiwanie błędów

UCIe tworzy szybkie połączenie między dwoma chipletami. Gdy system jest włączany, link jest inicjalizowany, a każda strona zgłasza swoje obsługiwane szybkości danych, konfiguracje lane, protokoły i funkcje operacyjne. Link następnie wybiera ustawienia obsługiwane przez oba chiplety.

Liny są szkolone, aby odbiornik mógł rozpoznać przychodzące sygnały i odzyskać przesyłane dane. Po zakończeniu szkolenia, PCIe, CXL lub ruch strumieniowy może przechodzić przez połączenie pakietowe.

Podczas pracy, link sprawdza integralność danych, zarządza błędami i może zmniejszać moc, gdy ruch jest nieaktywny.

Wersje UCIe od 1.0 do 3.0

UCIe ma cztery wydania specyfikacji: UCIe 1.0, 1.1, 2.0 i 3.0. Każda wersja dodaje nowe możliwości, przy jednoczesnym zachowaniu interoperacyjności z wcześniejszymi wersjami.

Wersja	Wydanie	Maksymalna szybkość danych planar	Główne dodatki	Wsparcie pakowania
UCIe 1.0	2022	Do 32 GT/s, w zależności od trybu pakietu	Wprowadzono PHY, adapter, protokoły PCIe, CXL, streamingowe, model oprogramowania i ramy zgodności	Standardowe i zaawansowane pakiety 2D lub 2.5D
UCIe 1.1	Sierpień 2023	Do 32 GT/s	Ulepszono streaming, odtwarzanie, wsparcie dla wielu protokołów, monitorowanie stanu, naprawa linku i testowanie zgodności	Zrewidowane mapy bumpów dla tańszych pakietów
UCIe 2.0	Sierpień 2024	Do 32 GT/s	Dodano architekturę UCIe DFx do testowania, telemetrii, zarządzania i debugowania	Dodano UCIe-3D dla połączeń o drobnych odstępach i hybrydowych
UCIe 3.0	5 sierpnia 2025	48 i 64 GT/s	Dodano dynamiczną rekonstrukcję, ulepszone sterowanie niską mocą, dłuższy zasięg boczny, wczesne pobieranie oprogramowania, szybsze ograniczanie i sygnalizację awaryjną	Wsparcie dla wyższych prędkości dla UCIe-S i UCIe-A

Chiplety oparte na różnych wersjach UCIe mogą komunikować się, ale link działa tylko z prędkościami danych i funkcjami wspieranymi przez oba urządzenia. Inżynierowie powinni również potwierdzić, że wybrany PHY, węzeł przetwarzania, technologia pakowania i narzędzia weryfikacyjne wspierają wymaganą wersję UCIe.

Architektura UCIe i warstwy protokołu

Rysunek 4. Protokół UCIe, Adapter, FDI, RDI i Architektura PHY

UCIe dzieli obsługę protokołu, zarządzanie linkiem i sygnalizację elektryczną na trzy główne warstwy: warstwę protokołu, warstwę adapterów die-to-die oraz warstwę fizyczną.

Warstwa protokołu

Warstwa protokołu obsługuje ruch wymieniany między chipletami. Może to obejmować transakcje PCIe, ruch pamięci i spójności CXL lub dane strumieniowe z innego obsługiwanego protokołu.

UCIe nie zastępuje PCIe ani CXL. Zapewnia połączenie na poziomie pakietu wykorzystywane do przenoszenia ich ruchu między układami.

Warstwa adapterów die-to-die

Adapter die-to-die znajduje się między warstwą protokołu a warstwą fizyczną. Przygotowuje dane protokołu do przesyłania i zarządza linkiem.

Jego funkcje mogą obejmować negocjację protokołu, ramkowanie danych, kontrolę przepływu, generację i kontrolę CRC, zarządzanie ponownymi próbami, raportowanie błędów, kontrolę stanu linku oraz zarządzanie stanem mocy. Dokładne funkcje zależą od wybranego trybu protokołu i wersji UCIe.

Warstwa fizyczna

Warstwa fizyczna wysyła i odbiera sygnały elektryczne, które przechodzą przez pakiet. Obejmuje nadajniki, odbiorniki, obwody zegarowe, logikę linii, funkcje kalibracji oraz połączenia od strony pakietu.

Kanał główny przenosi dane o dużej prędkości. Kanał boczny przenosi informacje kontrolne, inicjalizacyjne, szkoleniowe, zarządzające i stanu.

Linie i moduły

Link UCIe zawiera wiele linii grupowanych w modułach. Zwiększenie liczby aktywnych linii podnosi całkowitą przepustowość, ale także wymaga większej powierzchni krawędzi die, bumpów, routingu, zegarowania i mocy PHY.

FDI i RDI

Interfejs Flit-Aware Die-to-Die, znany jako FDI, łączy blok protokołu z adapterem. Surowy interfejs Die-to-Die, znany jako RDI, łączy adapter z PHY.

Te zdefiniowane interfejsy pozwalają na oddzielny rozwój bloków protokołu, kontrolera i PHY, jednocześnie utrzymując wspólne połączenie między nimi.

UCIe-S vs UCIe-A vs UCIe-3D

Rysunek 5. Struktury Pakietów UCIe-S vs UCIe-A vs UCIe-3D

UCIe wspiera trzy konfiguracje pakietów: UCIe-S dla standardowych pakietów, UCIe-A dla zaawansowanych pakietów oraz UCIe-3D dla pionowo stosowanych die. Odpowiedni wybór zależy od wymaganej przepustowości, dostępnej powierzchni krawędzi die, procesu produkcyjnego, limitów termicznych oraz budżetu pakietu.

Punkt porównawczy	UCIe-S	UCIe-A	UCIe-3D
Typ pakietu	Pakiet standardowy	Pakiet zaawansowany	Pakiet o trzech wymiarach
Układ die	Układy umieszczone obok siebie na podłożu organicznym	Układy umieszczone obok siebie przy użyciu interposera, mostka lub cienkiej warstwy redystrybucji	Układ diod w pionie
Przybliżona długość kanału	Do około 25 mm	Do około 2 mm	Zależy od stosu układów i struktury łączenia
Gęstość połączeń	Niższa	Wyższa	Najwyższa potencjalna gęstość
Cel energii połączenia	Około 0.5 do 1 pJ/bit	Około 0.25 do 0.5 pJ/bit	Potencjalnie niższa z powodu bardzo krótkich połączeń pionowych
Koszt opakowania względny	Niższy	Wyższy	Zwykle najwyższy
Trudność w routingu	Umiarkowana	Wysoka	Bardzo wysoka
Trudność termiczna	Umiarkowana	Wyższa	Najwyższa, ponieważ stosowane diody utrudniają usuwanie ciepła
Trudność testowania i montażu	Niższa	Wyższa	Najwyższa
Najlepiej dopasowane do	Systemów chipletowych o umiarkowanej przepustowości i wrażliwych na koszty	Krótkie, szerokie, wysokomarkowe połączenia die-to-die	Gęste połączenia pionowe lub projekty z ograniczoną przestrzenią na krawędzi układu

UCIe-S

UCIe-S pasuje do standardowej produkcji organicznych podłoży i ustalonych procesów montażu. Plan piętra PHY, ścieżki powrotne, dostarczanie mocy, routingu wypustek i materiały podłoża nadal wymagają starannej koordynacji, aby utrzymać jakość sygnału.

UCIe-A

UCIe-A wymaga bliskiego planowania między chipletami, PHY, opakowaniem i siecią zasilania. Mapa wypustek, routingu mostków lub interposerów, ścieżek zegara, tolerancji wyrównania i ograniczeń montażowych powinny być sprawdzone wcześnie z wykorzystaniem zamierzonej struktury opakowania.

UCIe-3D

UCIe-3D wymaga starannego rozmieszczenia funkcji o dużej mocy, czujników termicznych, ścieżek zasilania i sieci zegarowych w całym stosie diod. Testowanie powinno być również zaplanowane przed montażem przez przeszukiwanie diod, test własny, izolację uszkodzeń i funkcje naprawcze.

Długość kanału i wartości energii w tabeli to cele referencyjne. Rzeczywiste wyniki zależą od PHY, szybkości toru, węzła procesowego, rozstawu wypustek, materiałów opakowań, routingu, napięcia i temperatury.

Wydajność UCIe

Wydajność UCIe zależy od szybkości toru, łącznej liczby aktywnych torów, projektu PHY, kanału opakowania i transportowanego protokołu. UCIe 3.0 wspiera płaskie przepustowości danych 48 i 64 GT/s dla UCIe-S i UCIe-A. Wartości te są surowymi wskaźnikami sygnału dla każdego toru, a nie finalną przepustowością dostępną dla danych aplikacji.

Szybkość danych i dostępna przepustowość

Teoretyczna surowa przepustowość w jednym kierunku może być obliczana jako:

Teoretyczna surowa przepustowość na kierunek = Szybkość toru × Łączna liczba aktywnych torów ÷ 8

Łączna liczba aktywnych torów obejmuje wszystkie aktywne tory we wszystkich modułach używanych przez połączenie:

Łączna liczba aktywnych torów = Aktywne tory na moduł × Liczba aktywnych modułów

Na przykład, dwa aktywne moduły z 16 torami na moduł zapewniają:

Łączna liczba aktywnych torów = 16 × 2 = 32 tory

Wzór na przepustowość zakłada jednego przesyłanego bitu na transfer. Nie uwzględnia nagłówków protokołu, ramek, CRC, ponownych prób, kontroli przepływu ani okresów bezczynności. Dzieląc przez osiem, konwertujemy gigabity na sekundę na gigabajty na sekundę.

Dla jednego aktywnego modułu 16-torowego:

• Przy 64 GT/s: 64 × 16 ÷ 8 = 128 GB/s teoretyczna surowa przepustowość na kierunek

• Przy 48 GT/s: 48 × 16 ÷ 8 = 96 GB/s teoretyczna surowa przepustowość na kierunek

Rzeczywista przepustowość ładunku jest niższa, ponieważ część pojemności łącza jest używana do obsługi protokołu, ramek, CRC, ponownych prób, kontroli przepływu i okresów bezczynności.

Przepustowość ładunku = Teoretyczna surowa przepustowość × Efektywność ładunku

Zgłoszony wynik przepustowości ładunku powinien zawierać wersję UCIe, protokół, całkowitą liczbę torów, liczbę modułów, kierunek ruchu, rozmiar pakietu, wskaźnik ponownych prób, czas bezczynności i warunki testowe.

Przykład obliczeniowy: Wybór szybkości toru

Załóżmy, że chiplet wymaga 80 GB/s przepustowości ładunku, a oczekiwana efektywność ładunku wynosi 80%.

80% efektywności ładunku użyte w tym przykładzie jest ilustracyjnym założeniem projektowym, a nie stałą wartością efektywności UCIe. Rzeczywista efektywność zależy od protokołu, rozmiaru pakietu, ramek, CRC, ponownych prób, kontroli przepływu, okresów bezczynności i wzoru ruchu.

Wymagana teoretyczna surowa przepustowość = 80 GB/s ÷ 0.80 = 100 GB/s

Konfiguracja łącza	Teoretyczna surowa przepustowość na kierunek	Przepustowość przy 80% efektywności	Wynik
16 łącznych aktywnych torów przy 48 GT/s	96 GB/s	76.8 GB/s	Niedostateczna
16 łącznych aktywnych torów przy 64 GT/s	128 GB/s	102.4 GB/s	Spełnia cel

Łącze z 16 całkowitymi aktywnymi torami działającymi z prędkością 64 GT/s spełnia wymaganie dotyczące ładunku wynoszącego 80 GB/s i zapewnia dodatkowy margines przepustowości. Jednak PHY, kontroler, węzeł procesu i opakowanie muszą obsługiwać wybraną prędkość. Kanał opakowania musi również utrzymywać wystarczającą jakość sygnału przy 64 GT/s.

Wydajność Czynnik	Główny Efekt
Prędkość toru	Wyższe prędkości zwiększają przepustowość ale wymagają lepszej jakości sygnału
Łączna liczba aktywnych torów	Więcej torów zwiększa przepustowość, moc PHY, routing, użycie bumpów i obszar krawędzi układu
Liczba modułów	Więcej modułów zwiększa łączną liczbę torów i dostępną przepustowość
Wydajność ładunku	Określa, ile surowej przepustowości jest dostępnej dla danych aplikacji
Opóźnienie	Zależy od protokołu, adaptera, PHY, buforów, zegarów i powtórzeń
Gęstość przepustowości	Wskazuje, ile przepustowości można zapewnić wzdłuż krawędzi układu
Energia na bit	Wpływa na zużycie energii przez łącze i temperaturę opakowania
Kanał opakowania	Wpływa na straty, odbicia, zakłócenia i margines sygnału

Opóźnienie

Opóźnienie UCIe obejmuje opóźnienie przez warstwę protokołu, adapter die-to-die, PHY, bufory, przejścia zegarowe i kanał opakowania. Powtórzenia dodają dodatkowe opóźnienie, gdy uszkodzone dane muszą być przesyłane ponownie.

Krótkie połączenia opakowań zmniejszają opóźnienie propagacji i straty sygnału. jednak buforowanie, wyrównywanie zegara, przetwarzanie protokołu i wewnętrzne ścieżki danych mogą nadal wprowadzać mierzalne opóźnienie. Wyniki testów powinny wyraźnie określać, gdzie zaczyna się i kończy pomiar opóźnienia, ponieważ opóźnienie PHY-do-PHY jest różne od pełnego opóźnienia na poziomie aplikacji.

UCIe vs PCIe i CXL

UCIe, PCIe i CXL mają różne cele. UCIe łączy chiplety w jednym opakowaniu, PCIe łączy procesory z urządzeniami I/O, a CXL wspiera spójną komunikację między procesorami, akceleratorami i pamięcią. UCIe może przenosić ruch PCIe i CXL między układami.

Punkt porównania	UCIe	PCIe	CXL
Główny cel	Połączenie chiplet-w-układzie	Wejście/wyjście procesora do urządzenia	Spójne połączenie procesorów, akceleratorów i pamięci
Typowa lokalizacja	Wewnątrz jednego opakowania półprzewodnikowego	Płyty, karty, złącza i kable	Zewnętrzne połączenia urządzeń lub połączenia chiplet przez UCIe
Połączenie fizyczne	Ścieżki opakowania, mostki, interposer lub połączenia pionowe	Wysokoprędkościowe toru szeregowe na płycie	Używa sygnalizacji PCIe zewnętrznie i może używać UCIe wewnętrznie
Spójność	Nie zapewnia spójności sama w sobie	Standardowy PCIe nie jest spójny względem pamięci	Wspiera spójność pamięci i pamięci podręcznej
Typowe zastosowania	Chiplety CPU, GPU, pamięci, I/O i akceleratorów	SSD, GPU i adaptery sieciowe	Rozszerzenie pamięci, pooling oraz akceleratory

Użyj PCIe dla standardowych urządzeń I/O, CXL, gdy wymagana jest spójna pamięć lub dostęp do pamięci podręcznej, oraz UCIe, gdy te funkcje są podzielone pomiędzy chiplety w jednym opakowaniu.

UCIe vs BoW

UCIe i Bunch of Wires, lub BoW, to oba standardy połączeń die-to-die. UCIe zapewnia szerszą architekturę z określoną obsługą protokołu, zarządzaniem łączem, funkcjami programowymi i testowaniem zgodności. BoW koncentruje się bardziej na elektrycznym interfejsie die-to-die i daje projektantom większą elastyczność w górnych warstwach protokołu.

Punkt porównania	UCIe	BoW
Zakres	PHY, adapter, protokoły, zarządzanie i zgodność	Głównie elektryczne interfejsy die-to-die i linki
Obsługa protokołu	PCIe, CXL i strumieniowe	Standardowe lub własne protokoły
Główna zaleta	Interoperacyjność wielu dostawców	Elastyczna i dostosowywalna implementacja
Najlepiej nadaje się do	Standardowe platformy chipletowe	Niestandardowe chiplety i rozdzielone projekty SoC

UCIe jest zazwyczaj lepszym wyborem, gdy wymagane są znormalizowane protokoły i kompatybilność wielu producentów. BoW może odpowiadać projektom, które potrzebują większej kontroli nad łączem i architekturą warstw górnych.

Powszechne zastosowania UCIe

Rysunek 6. Powszechne zastosowania UCIe

UCIe jest używane w systemach, które dzielą funkcje przetwarzania, pamięci, sieci i I/O na kilka układów.

Grupa aplikacji	Główna potrzeba projektowa	Jak UCIe pomaga
AI, GPU i HPC	Wysoki ruch danych między obliczeniami, pamięcią podręczną, pamięcią i I/O	Łączy chiplety związane z obliczeniami i pamięcią przez krótkie, szerokie łącza w opakowaniach
CPU i procesory centrów danych	Modułowe projekty procesorów z oddzielnymi funkcjami obliczeniowymi, kontrolnymi i I/O	Łączy procesor, pamięć podręczną, kontroler pamięci, zabezpieczenia i chiplety I/O
Systemy pamięci	Większa przepustowość lub pojemność niż jedna kość może zapewnić	Łączy kości obliczeniowe z pamięcią podręczną, kontrolerem pamięci lub chipletami rozszerzenia pamięci
Sieci i telekomunikacja	Oddziela przetwarzanie cyfrowe od funkcji SerDes, synchronizacji i interfejsu	Łączy chiplety przetwarzania pakietów, sieci, zabezpieczeń i I/O o dużej prędkości
Motoryzacja i komputing brzegowy	Łączy specjalizowane przetwarzanie w ramach ograniczeń mocy i pakietu	Łączy chiplety obliczeniowe, graficzne, przetwarzania czujników, sieci, pamięci i I/O
Optyczne I/O	Zmniejsza straty i moc długich połączeń elektrycznych	Łączy chip procesora lub switcha z oddzielnym chipletem optycznym I/O

Jak wybrać implementację UCIe

Implementacja UCIe obejmuje kontroler, PHY i narzędzia weryfikacyjne potrzebne do połączenia chipletów. Muszą one obsługiwać tę samą wersję UCIe, protokół, pakiet, węzeł procesowy, cel wydajności oraz warunki pracy.

Krok 1: Potwierdź wersję UCIe

Sprawdź, czy oba chiplety obsługują wymaganą wersję UCIe. Jeśli używane są różne wersje, połączenie może używać tylko tych prędkości i funkcji, które są obsługiwane przez obie strony.

Krok 2: Oblicz wymaganą przepustowość

Potwierdź, że prędkość pasa, liczba pasów i liczba modułów mogą zapewnić wymaganą przepustowość ładunku. Zostaw wystarczający margines na narzut protokołu, próby ponowne i zmiany w ruchu.

Krok 3: Dopasuj typ pakietu

Upewnij się, że PHY obsługuje wybrany pakiet, niezależnie czy to UCIe-S, UCIe-A, czy UCIe-3D. Pakiet musi także spełniać wymagania dotyczące trasowania, długości kanałów, skoku styków i limitów jakości sygnału.

Krok 4: Sprawdź wsparcie dla węzła procesowego

Potwierdź wsparcie dla wybranego zakładu, węzła procesowego, opcji napięcia, stosu metali, zakresu temperatury i wymaganej kwalifikacji.

Krok 5: Sprawdź wsparcie dla protokołów

Zweryfikuj wsparcie dla PCIe, CXL, strumieniowania lub dowolnego niestandardowego mapowania protokołów używanego przez chiplety. Upewnij się także, że dostępne są wymagane interfejsy SoC.

Krok 6: Przejrzyj moc, opóźnienie i powierzchnię

Sprawdź moc aktywną i w trybie bezczynności, opóźnienie end-to-end, powierzchnię PHY i powierzchnię kontrolera. Te wartości muszą mieścić się w limitach mocy pakietu, termicznych i powierzchni die.

Krok 7: Sprawdź funkcje testowe i naprawcze

Szukaj funkcji loopback, wstrzykiwania błędów, liczników CRC, naprawy pasów, funkcji diagnostycznych i innych funkcji potrzebnych do uruchomienia i testowania usterek.

Krok 8: Potwierdź wsparcie weryfikacyjne

Upewnij się, że narzędzia weryfikacyjne obejmują kontrole protokołów, testy zgodności, interfejsy FDI i RDI, przypadki błędów i pełne działanie połączenia.

Krok 9: Przejrzyj wsparcie i cykl życia

Sprawdź dokumentację, modele, potrzeby dotyczące oprogramowania układowego, wsparcie techniczne, plany konserwacji i plan rozwoju produktu. Długoterminowe wsparcie jest ważne dla projektów o długiej żywotności produkcji.

Krok 10: Sprawdź interoperacyjność

Dwa chiplety mogą obsługiwać tę samą wersję UCIe i nadal nie działać razem. Zapytaj o wyniki interoperacyjności z użyciem planowanego kontrolera, PHY, prędkości danych, liczby pasów, pakietu, protokołu, węzła procesowego i funkcji odzyskiwania.

Testowanie i rozwiązywanie problemów z UCIe

Połączenie UCIe powinno być testowane przed taping-out, podczas projektowania pakietu, po złożeniu oraz podczas uruchamiania systemu.

Główne etapy testów

Etap testowy	Główne kontrole
Weryfikacja przed-silikonowa	Reset, szkolenie, protokoły, stany zasilania, CRC, próby ponowne, błędy i naprawa pasów
Symulacja kanału pakietu	Straty, odbicia, crosstalk, przesunięcie, zmiany impedancji i margines oka
Zgodność PHY	Czas nadawania, jitter, margines odbiornika, BER, przesunięcie pasów i czas niski mocy
Testowanie protokołu	Poprawna kolejność danych, wykrywanie CRC, próby ponowne, kontrola przepływu i naprawa pasów
Testowanie interoperacyjności	Działanie dokładnego kontrolera, PHY, pakietu, prędkości, liczby pasów i kombinacji protokołów

Test interoperacyjności z wieloma dostawcami

Podłącz planowany kontroler i PHY przez projekt pakietu produkcyjnego. Testuj każdą obsługiwaną prędkość i szerokość pasa, a następnie zweryfikuj inicjalizację, szkolenie, transfer danych, zmiany stanów zasilania, CRC, ponowne próby, naprawę pasów i raportowanie błędów.

Powtórz testy w różnych napięciach i temperaturach. Zapisz uzgodnioną prędkość, aktywne pasy, BER, próby ponowne, przepustowość, opóźnienie i wszelkie nieudane przypadki odzyskiwania.

Wspólne problemy z UCIe

Problem	Główne kontrole	Możliwe rozwiązanie
Połączenie nie inicjalizuje się	Zresetuj, zegar, sekwencję zasilania, pasmo boczne oraz ustawienia możliwości	Popraw czasowanie, zasilanie, synchronizację zegara, oprogramowanie układowe lub konfigurację
Trenuj łącza z niższą prędkością	Negocjowana prędkość, szerokość toru, BER, margines oka, straty i crosstalk	Popraw trasowanie, popraw ustawienia lub użyj wspieranej niższej prędkości
Wysoki BER	Drżenie, przesunięcie, odbicia, straty na kanale oraz szumy zasilania	Popraw impedancję, trasowanie, odstępy, filtrację lub dostrajanie PHY
Niska przepustowość	Aktywne tory, prędkość łącza, próby, kontrola przepływu oraz interfejsy wewnętrzne	Przywróć tory, usuń błędy, zwiększ buforowanie lub poszerz wewnętrzną ścieżkę
Nadmierne opóźnienie	Bufory, przejścia zegarowe, próby, zatłoczenie i stany zasilania	Zmniejsz buforowanie, popraw błędy lub dostosuj politykę zasilania
Błąd zgodności	Wersje protokołów, mapowania, ustawienia FDI/RDI, oprogramowanie układowe oraz opcjonalne funkcje	Dostosuj ustawienia lub użyj przetestowanej kombinacji IP

Raporty testowe powinny zawierać wersję UCIe, rewizje IP, pakiet, przepustowość, liczbę torów, napięcie, temperaturę, protokół, wzór ruchu, czas trwania oraz limit zaliczenia lub niezaliczenia.

Czy UCIe jest odpowiedni dla Twojego projektu?

UCIe jest odpowiedni, gdy kilka chipletów potrzebuje komunikacji o wysokiej przepustowości wewnątrz jednego pakietu. Jest mniej odpowiedni dla prostych, niskoprzepustowych lub wysoce wrażliwych na koszty projektów.

Użyj UCIe, gdy	Rozważ inne interfejsy, gdy
Kilka chipletów wymienia duże ilości danych	Projekt efektywnie mieści się na jednym die
Wymagana jest wysoka przepustowość na poziomie pakietu	Łącze przenosi tylko dane kontrolne o niskiej prędkości
Chiplety nadają się do ponownego użycia i są częścią planu produktu	Koszt pakietu musi pozostać bardzo niski
Różne funkcje wymagają różnych węzłów technologicznych	Proste połączenie równoległe lub własnościowe jest wystarczające
PCIe, CXL lub ruch strumieniowy muszą przechodzić między dies	Odpowiedni IP UCIe jest niedostępny
Wymagana jest obsługa wielu dostawców	Testowanie pakietów i interoperacyjności nie może być wspierane

UCIe jest dobrym wyborem, gdy jego przepustowość, ponowne użycie chipletów i elastyczność procesów uzasadniają dodatkową pracę przy pakowaniu, testowaniu i weryfikacji.